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三星電子作為先進的半導體技術制造商之一，今天宣布， 基于3納米（nm）全環(huán)繞柵極（Gate-All-AroundT,簡稱 GAA）工藝節(jié)點的芯片已初步生產。較三星5納米（nm）優(yōu)化的3納米（nm）工藝性能提高23%，功耗降低45%，芯片面積降低16%

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三星電子首次實現(xiàn)GAA"多橋-通道效應晶體管"（簡稱: MBCFETTM Multi-Bridge-Channel FET）應用打破了FinFET降低工作電壓水平，提高能耗比，增加驅動電流，提高芯片性能。三星首先將納米晶體管應用于高性能、低功耗計算領域的半導體芯片，并計劃將其擴展到移動處理器領域。

三星電子Foundry業(yè)務部總經理崔時榮說："三星電子在生產制造中不斷應用新一代工藝技術。比如三星第一High-K Metal Gate (HKMG) 工藝、FinFET 以及 EUV等。三星希望率先通過3nm工藝的"多橋-通道效應晶體管"（ MBCFETTM），半導體行業(yè)將繼續(xù)保持前沿地位。與此同時，三星將繼續(xù)積極創(chuàng)新競爭性技術開發(fā)，并建立一個有助于加快技術成熟的過程"。

優(yōu)化技術設計，使PPA[1]收益更大化

3nmGAA 該技術采用寬通納米片和窄通納米線GAA 技術可以提供更高的性能和能耗比。3納米GAA 從技術上講，三星可以調整納米晶體管的通道寬度，優(yōu)化功耗和性能，從而滿足客戶的多元化需求。此外，GAA 設計靈活性協(xié)同優(yōu)化設計技術（DTCO) [2]非常有利，有助于更好地實現(xiàn)PPA 優(yōu)勢。與三Parallax代理星5nm與工藝相比，第一代3nm該工藝可使功耗降低45%，性能提高23%，芯片面積降低16%；未來第二代3nm工藝將功耗降低50%，性能提高30%，芯片面積減少 35%。

與SAFETM合作伙伴共同提供33納米設計基礎設施和服務

隨著工藝節(jié)點越來越小，對芯片性能的越來越高，IC設計師需要面對處理大量數據、驗證功能更多、擴展更緊密的復雜產品的挑戰(zhàn)。為了滿足這些需求，三星致力于提供更穩(wěn)定的設計環(huán)境，幫助減少設計、驗證和批準過程所需的時間，提高產品的可靠性。

自2021年第三季度以來，三星電子一直通過，包括ANSYS、三星先進晶圓OEM生態(tài)系統(tǒng)，包括楷登電子、西門子和新思科技SAFETM（Samsung Advanced Foundry Ecosystem）合作伙伴的密切合作，提供成熟的設計基礎設施，使其在更短的時間內完善產品。