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如何選擇合適的開關(guān)電源？MOSFET？

（2025年4月30日更新）

DC/DC開關(guān)控制器MOSFET選擇是一個(gè)復(fù)雜的過程。MOSFET額定電壓和電流不足以選擇合適的MOSFET。要想讓MOSFET保持在規(guī)定范圍內(nèi)，必須平衡低柵極電荷和低導(dǎo)電阻。這種情況在多負(fù)荷電源系統(tǒng)中變得更加復(fù)雜。

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圖1:降壓同步開關(guān)穩(wěn)壓器原理圖。

DC/DC由于其高效率，開關(guān)電源在現(xiàn)代許多電子系統(tǒng)中得到了廣泛的應(yīng)用。例如，它有一個(gè)高側(cè)FET和低側(cè)FET降壓同步開關(guān)穩(wěn)壓器。FET開關(guān)將根據(jù)控制器設(shè)置的占空比進(jìn)行操作，以達(dá)到理想的輸出電壓。降壓穩(wěn)壓器的占空比如下：

1.占空比(高側(cè))FET,上管)=Vout/(Vin*效率)

2.占空比(低側(cè))FET，下管)=1–DC(高側(cè)FET)

FET它可以集成到與控制器相同的芯片中，從而實(shí)現(xiàn)最簡單的解決方案。但是，為了提供更高的電流能力和(或)效率，F(xiàn)ET需要始終是控制器的外部元件。這樣可以達(dá)到最大的散熱能力，因?yàn)樗试S它FET物理隔離控制器，擁有最大的FET選擇靈活性。它的缺點(diǎn)是FET選擇過程比較復(fù)雜，因?yàn)橐紤]的因素很多。

一個(gè)常見的問題是為什么不讓這10A FET也用于我的10A設(shè)計(jì)呢？答案是這10A并非所有設(shè)計(jì)都適用于額定電流。

選擇FET需要考慮的因素包括額定電壓、環(huán)境溫度、開關(guān)頻率、控制器驅(qū)動能力和散熱組件面積。關(guān)鍵問題是，如果功耗過高，散熱不足，F(xiàn)ET可能過熱起火。我們可以使用包裝/散熱組件ThetaJA或熱敏電阻，F(xiàn)ET估計(jì)一定的功耗和環(huán)境溫度FET具體方法如下：

3．Tj=ThetaJA*FET功耗（PdissFET）環(huán)境溫度（Tambient）

它要求計(jì)算FET功耗。這種功耗可分為兩個(gè)主要部分：AC和DC損失。這些損失可以通過以下方程計(jì)算：

4．AC損耗:AC功耗（PswAC）=?*Vds*Ids*(trise tfall)/Tsw
其中，Vds為高側(cè)FET輸入電壓，Ids負(fù)載電流，trise和tfall為FET升降時(shí)間，Tsw開關(guān)時(shí)間(1/開關(guān)頻率)為控制器。

5．DC損耗:PswDC=RdsOn*Iout*Iout*占空比

其中，RdsOn為FET導(dǎo)電阻，而Iout負(fù)載電流用于降壓拓?fù)洹?/p>

造成其他損失的原因還包括輸出寄生電容、門損失和低側(cè)FET導(dǎo)電在空載時(shí)間內(nèi)造成的二極管損，但本文將主要討論AC和DC損耗。

當(dāng)開關(guān)電壓和電流非零時(shí)，AC開關(guān)損耗發(fā)生在開關(guān)導(dǎo)通與關(guān)閉之間的過渡期。這種情況顯示在圖2中的亮點(diǎn)部分。減少這種損失的一種方法是縮短開關(guān)的升降時(shí)間。選擇較低的柵極電荷FET，實(shí)現(xiàn)這一目標(biāo)。另一個(gè)因素是開關(guān)頻率。開關(guān)頻率越高，圖3所示的開關(guān)時(shí)間百分比越大。因此，更高的頻率意味著更大AC開關(guān)損耗。所以，降低AC另一種損失方法是降低開關(guān)頻率，但這需要更大、更昂貴的電感，以確保峰值開關(guān)電流不超過標(biāo)準(zhǔn)。

圖2：AC損耗圖。

圖3：開關(guān)頻率對AC損失的影響。

開關(guān)處于導(dǎo)通狀態(tài)DC原因是損失FET導(dǎo)電阻。這是十種AKM代理分簡單的I2R損失形成機(jī)制，。但導(dǎo)通電阻會隨之而來FET結(jié)溫和變化使這種情況更加復(fù)雜。因此，在準(zhǔn)確計(jì)算導(dǎo)通電阻時(shí)，必須采用迭代方法，并考慮使用方程式3)、4)和5)FET的溫升。降低DC最簡單的損失方法之一是選擇低導(dǎo)電阻FET。另外，DC損耗大小同F(xiàn)ET百分比導(dǎo)通時(shí)間成正比關(guān)系，是高側(cè)FET控制器占空比加1減去低側(cè)FET占空比，如前面提到的。從圖5可以看出，導(dǎo)通時(shí)間更長意味著更大DC因此，通過減少導(dǎo)通時(shí)間/FET比例下降DC損耗。例如，如果使用中間，則使用中間DC當(dāng)輸入電壓可以修改時(shí)，設(shè)計(jì)師可以修改比例。

圖4：DC損耗圖。

圖5：占空比對DC損失的影響。

盡管選擇低柵極電荷和低導(dǎo)電阻FET這是一個(gè)簡單的解決方案，但需要在這兩個(gè)參數(shù)之間進(jìn)行一些妥協(xié)和平衡。低柵極電荷通常意味著較小的柵極面積/較小的并聯(lián)晶體管和由此產(chǎn)生的高導(dǎo)電阻。另一方面，使用更大/更多的并聯(lián)晶體管通常會導(dǎo)致低導(dǎo)電阻和更多的柵極電荷。這意味著，F(xiàn)ET這兩種沖突規(guī)范必須平衡。此外，還必須考慮成本因素。

低空比設(shè)計(jì)意味著高輸入電壓。對于這些設(shè)計(jì)，高側(cè)FET大多數(shù)時(shí)候都是關(guān)斷，所以DC損耗較低。但是，高FET電壓帶來高AC因此，可以選擇低柵極電荷FET，即使導(dǎo)通電阻高。低側(cè)FET大多數(shù)時(shí)候都是導(dǎo)通狀態(tài)，但是AC但損失最小。這是因?yàn)閷?dǎo)通/關(guān)閉期間低側(cè)FET的電壓因FET體二極管很低。因此，需要選擇低導(dǎo)電阻FET，而且柵極電荷可以很高。圖7顯示了上述情況。

圖6:低占空比設(shè)計(jì)的高低側(cè)FET功耗。

如果我們降低輸入電壓，我們可以得到一個(gè)高空比設(shè)計(jì)，它的高側(cè)FET大多數(shù)時(shí)候都是導(dǎo)通狀態(tài)。在這種情況下，DC損耗高，導(dǎo)電阻要求低。根據(jù)輸入電壓的不同，AC損失可能不如低側(cè)FET那么重要，但還是沒有低側(cè)FET那樣低。因此，仍需要適當(dāng)?shù)牡蜄艠O電荷。這就要求在低導(dǎo)電阻和低柵極電荷之間妥協(xié)。就低側(cè)FET導(dǎo)通時(shí)間最短，而且AC損此，我們可以根據(jù)價(jià)格或體積而不是導(dǎo)電阻和柵極電荷的原則，選擇正確的FET。

圖7:高占空比設(shè)計(jì)的高低側(cè)FET功耗。

假設(shè)負(fù)載點(diǎn)(POL)在穩(wěn)壓器中，我們可以規(guī)定中間電壓軌的額定輸入電壓。最好的解決方案是什么？是高輸入電壓/低空比還是低輸入電壓/高空比？使用不同的輸入電壓調(diào)整空比并檢查空比FET功耗情況。

圖8中，高側(cè)FET反應(yīng)曲線圖顯示，當(dāng)空比從25%增加到40%時(shí)AC而且損失明顯減少DC但損失線性增加。因此，大約35%的空比應(yīng)該是電容和導(dǎo)通電阻的平衡FET的理想值。不斷降低輸入電壓，提高占空比，可以得到最低AC損失最高DC在這方面，我們可以使用低導(dǎo)電阻FET，并折中選擇高柵極電荷。如低側(cè)FET圖9顯示，當(dāng)控制器的比例從低位上升時(shí)DC線性損失降低(低側(cè)FET導(dǎo)通時(shí)間較短)，高控制器占空比時(shí)損耗最小。整個(gè)電路板AC損耗很低，所以在任何情況下都應(yīng)該選擇使用低導(dǎo)電阻FET。

圖8：高側(cè)FET損失與占空比的關(guān)系。

圖9：低側(cè)FET損耗與控制器占空比的關(guān)系。請注意：低側(cè)FET1-控制器占空比，所以低側(cè)FET隨著控制器比例的增加，導(dǎo)通時(shí)間縮短。

圖10顯示了當(dāng)我們將高側(cè)和低側(cè)損失結(jié)合起來時(shí)，總效率的變化。在這種情況下，我們可以看到高占空比的組合FET損失最低，效率最高。效率從94.5%提高到96.5%。不幸的是，為了獲得低輸入電壓，由于通過固定輸入電源供電，我們必須降低中間電壓軌電源的電壓并增加其比例。因此，這可能會抵消POL部分或全部增益。另一種方法是直接從輸入電源到POL目的是降低穩(wěn)壓器的數(shù)量。此時(shí)，占空率相對較低，我們必須仔細(xì)選擇FET。

圖10:總損耗與效率與空比的關(guān)系。

在需要多個(gè)輸出電壓和電流的電源系統(tǒng)中，情況會更加復(fù)雜。對比不同POL穩(wěn)壓器占空比的效率、成本和體積。圖11顯示了一個(gè)輸入電壓為28的系統(tǒng)V，共8個(gè)負(fù)載，4個(gè)不同電壓.3V到1.25V。有三種比較方法:1)通過輸入電源直接提供無中間軌28V實(shí)現(xiàn)電壓POL2)使用12V中間軌，POL中等空比穩(wěn)壓器3)使用5V中間軌，高POL穩(wěn)壓器占空比。圖12顯示了對比結(jié)果。在這種情況下，無中間軌電源的框架實(shí)現(xiàn)了最低成本，12V中間軌電壓的框架效率最高，而5V中間軌電壓框架實(shí)現(xiàn)最小體積。因此，我們可以看到，對于這個(gè)大系統(tǒng)，單一的POL這些參數(shù)在電源條件下沒有明顯的趨勢。這是因?yàn)樵谑褂枚鄠€(gè)穩(wěn)壓器時(shí)，除了中間軌穩(wěn)壓器本身外，每個(gè)穩(wěn)壓器都有不同的負(fù)載電流和電壓要求，這可能會相互沖突。研究這種情況的最好方法是使用它WEBENCH評估不同選項(xiàng)的工具，如電源設(shè)計(jì)師。

圖11:表示輸入、中間軌、負(fù)載點(diǎn)(POL)電源和負(fù)載電源系統(tǒng)。中間軌電壓的不同選擇是28V(2V和5V。會帶來不同POL穩(wěn)壓器占空比。